Verilog教程之Verilog HDL程序设计语句和描述方式

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上传日期: 2020-12-09

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资料介绍

标签:变量(231)HDL(167)Verilog(636)

本文档的主要内容详细介绍的是Verilog教程之VerilogHDL程序设计语句和描述方式。

连续赋值语句需要注意的以下几点:

赋值目标只能是线网类型(wire)

在连续赋值赋值语句右边表达式任何一个变量有变化,表达式被计算,计算的结果立即赋给左边信号(若没有定义延时量)

续赋值语句不能出现在过程块中

多个连续赋值语句之间是并行语句,因此与位置顺序无关

连续赋值语句中的延时具有硬件电路中惯性延时的特性,任何小于其延的信号变化脉冲都将被滤除掉,不会体现在输出端

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